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DDR仿真對象:DDR2/3/4、LPDDR2/3等

仿真對象:DDR2/3/4、LPDDR2/3等

SI/PI協同仿真,Batch仿真
參與行業DDR3/4設計規范制定
仿真測試對比,提升仿真精度
豐富的DDR3/4產品Debug經驗

一博科技每年10000款以上的設計經驗,鑄就了業內領先的DDR3/DDR4仿真技術,并配合知名芯片公司在研發初期就一起參與到DDR3/DDR4的設計和仿真過程,逐步形成了一博特有的公司內部設計及仿真規范,從板載顆粒到DIMM條的設計,從個人消費產品到航空航天無不涉及。

DDR信號質量仿真

信號質量仿真

- 驅動能力選擇,ODT選擇
- 過沖及信號波形判定(是否符合JEDEC規范)

時序仿真分析

- 各組信號時序關系對應
- 時序窗口計算 (建立/保持時間Margin)
DDR時序仿真分析

仿真難點

走線較密、速率較高、時序裕量小、驅動種類多。

仿真內容

ODT調節,驅動選擇,拓撲優化,端接/串阻阻值調節,時序分析。

仿真目的

- 通過前仿真,得到設計規則,指導Layout布局布線
- 通過后仿真,驗證Layout布局布線的正確性和合理性
- 項目調試中出現問題,通過仿真定位問題并提出改進意見
- 測不到芯片內部的信號,通過仿真對比外部測試數據,模
擬到芯片內部的真實情況。

仿真意義

- 條件不滿足想突破設計要求時,仿真的目的就變得很明確
- 目前設計里面,DDR3能不能不走Fly by,而采用T型結構
- Low Power 設計,關閉ODT,是否也能滿足信號質量要求?
- 目前的DDR3設計,能否走四層板,或者兩層?
- HDI設計,Top和Lyr2一起參考GND3,阻抗不一樣,怎么辦?
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